- Untuk menyelesaikan tugas sistem digital yang diberikan oleh Bapak Dr. Darwison, M.T.
- Menyelesaikan tugas soal yang diberikan dan mensimulasikannya dalam software proteus.
- Mengetahui bentuk rangkaian dan mensimulasikan pengaplikasian dari tugas soal pada software proteus.
| Feature | Input 1A Input 2A output A Input lB Input 2B output B . . B I u I vc~ Input ID Input 2D output . |
JK FF (J-K Flip-Flop) adalah jenis rangkaian flip-flop yang digunakan dalam elektronika digital. JK FF ECL (Emitter-Coupled Logic) mengacu pada jenis JK flip-flop yang menggunakan logika ECL sebagai dasar operasinya.
Logika ECL adalah jenis logika transistor yang biasanya digunakan dalam aplikasi kecepatan tinggi. Dalam logika ECL, sinyal logika direpresentasikan oleh arus yang mengalir melalui transistor, bukan tegangan seperti pada logika CMOS atau TTL (Transistor-Transistor Logic).
JK FF ECL menggunakan transistor dan rangkaian logika ECL untuk menyediakan fungsi flip-flop JK. JK FF memiliki dua input, yaitu J (set) dan K (reset), serta dua output, yaitu Q (output) dan Q' (output komplementer). Input J dan K digunakan untuk mengendalikan operasi flip-flop, sedangkan output Q dan Q' menghasilkan status atau informasi yang disimpan dalam flip-flop.
Dalam operasi JK FF, input J dan K ditangani secara berbeda tergantung pada keadaan saat ini. Tabel kebenaran untuk JK FF menentukan bagaimana output berubah berdasarkan kombinasi input dan keadaan sebelumnya. Misalnya, ketika input J = 1 dan K = 0, jika keadaan sebelumnya adalah 0, maka output Q akan menjadi 1. Jika keadaan sebelumnya adalah 1, maka output Q akan menjadi 0. Kombinasi input J = 0 dan K = 0 dapat digunakan untuk mempertahankan keadaan saat ini.
JK FF ECL umumnya digunakan dalam sistem elektronika yang membutuhkan kecepatan tinggi dan akurasi tinggi, seperti dalam sistem komunikasi, pemrosesan sinyal, dan perangkat lain yang memerlukan operasi cepat dan stabil.
Input dan Output pada Gerbang Logika hanya memiliki 2 level. Kedua Level tersebut pada umumnya dapat dilambangkan dengan :
- HIGH (tinggi) dan LOW (rendah)
- TRUE (benar) dan FALSE (salah)
- ON (Hidup) dan OFF (Mati)
- 1 dan 0
7 jenis gerbang logika :
- Gerbang AND : Apabila semua / salah satu input merupakan bilangan biner (berlogika) 0, maka output akan menjadi 0. Sedangkan jika semua input adalah bilangan biner (berlogika) 1, maka output akan berlogika 1.
- Gerbang OR : Apabila semua / salah satu input merupakan bilangan biner (berlogika) 1, maka output akan menjadi 1. Sedangkan jika semua input adalah bilangan biner (berlogika) 0, maka output akan berlogika 0.
- Gerbang NOT : Fungsi Gerbang NOT adalah sebagai Inverter (pembalik). Nilai output akan berlawanan dengan inputnya.
- Gerbang NAND : Apabila semua / salah satu input bilangan biner (berlogika) 0, maka outputnya akan berlogika 1. Sedangkan jika semua input adalah bilangan biner (berlogika) 1, maka output akan berlogika 0.
- Gerbang NOR : Apabila semua / salah satu input bilangan biner (berlogika) 1, maka outputnya akan berlogika 0. Sedangkan jika semua input adalah bilangan biner (berlogika) 0, maka output akan berlogika 1.
- Gerbang XOR : Apabila input berbeda (contoh : input A=1, input B=0) maka output akan berlogika 1. Sedangakan jika input adalah sama, maka output akan berlogika 0.
- Gerbang XNOR : Apabila input berbeda (contoh : input A=1, input B=0) maka output akan berlogika 0. Sedangakan jika input adalah sama, maka output akan berlogika 1.
1) Prosedur Percobaan
- Siapkan alat dan bahan yang akan digunakan di library proteus, seperti CMOS IC 4013 dan Logic state.
- Rangkailah semua alat dan bahan yang digunakan seperti pada gambar rangkaian percobaan.
- Apabila rangkaian benar, maka akan terliat untuk ouput yang dihasilkan sesuai dengan tabel kebenaran IC yang dimaksud.
2) Rangkaian Percobaan
- Keadaan Awal (Tahap 1): Saat input clock (CK) berubah dari rendah (0) menjadi tinggi (1), JK Flip Flop mulai bekerja. Pada tahap ini, input J dan K akan diabaikan.
- Tahap 2: Setelah input clock berubah menjadi tinggi, input J dan K diperhatikan. Apabila input J dan K bernilai rendah (0), keadaan flip flop akan tetap sama dengan keadaan sebelumnya (no change).
- Tahap 3: Jika input J bernilai tinggi (1) dan input K bernilai rendah (0), maka keadaan flip flop akan berubah menjadi set (state 1). Ini berarti keluaran flip flop (output) akan menjadi tinggi (1).
- Tahap 4: Jika input J bernilai rendah (0) dan input K bernilai tinggi (1), maka keadaan flip flop akan berubah menjadi reset (state 0). Ini berarti keluaran flip flop (output) akan menjadi rendah (0).
- Tahap 5: Jika input J dan K bernilai tinggi (1), maka terjadi toggling (flip) antara keadaan set dan reset. Jadi, jika keadaan sebelumnya adalah set (state 1), maka keadaan flip flop akan berubah menjadi reset (state 0), dan sebaliknya. Ini berarti output flip flop akan berubah sesuai dengan keadaan sebelumnya.
- Tahap 6: Setelah keadaan flip flop berubah sesuai dengan input J dan K, output akan tetap sama sampai input clock berubah lagi.
- Download HMTL klik disini
- Download Simulasi Rangkaian klik disini
- Download Gambar Rangkaian klik disini
- Download Datasheet ECL0 IC 10135 klik disini
- Download Video Praktikum klik disini
Tidak ada komentar:
Posting Komentar